商品分類
| 商品編號： | cad06689 | |
| 商品名稱： | Super FinSim V8.4.3 硬體描述語言模擬 英文版 | |
| 語系版本： | 以下方語系版本為準 | |
| 運行平台： | Windows | |
| 特價商品： | 否 | |
| 更新日期： | 2019-01-02 | |
| 光碟片數： | 1片 | |
| 銷售價格： | $150元 | |
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Super FinSim V8.4.3 硬體描述語言模擬 英文版 -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= HoneRiSO Apps -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= 軟體名稱: Super FinSim V8.4.3 語系版本: 英文版 光碟片數: 單片裝 保護種類: 授權檔 破解說明: 見最底下 系統支援: Windows 2000/XP 硬體需求: http://www.ceopower.com/products/simulation 軟體類型: 硬體描述語言模擬 更新日期: 2007.02.11 軟體發行: Fintronic(T.BE) 官方網站: http://www.ceopower.com/products/simulation 中文網站: 無 軟體簡介: (以官方網站為準) -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= Super-FinSim 模擬環境由一個附帶 OVI 的 Virology 編譯器，一個模擬構件和一 個模擬內核組成。 Verilog 編譯器用於【1】檢查設計的句法和語意的正確性，【2】依據設計要求產 生配置模擬內核所要求的原始碼和資料。【3】 選擇性的產生一個供其它應用程式 處理的中間格式表達。模擬構件用於連結構成一個模擬器所需要的所有檔案，例如 ，編譯器的輸出和模擬內核。主C連結器用於此目的。模擬內核是所有 Veilog設計 模擬公共原始碼。一旦配置完成，模擬內核就成為一個定制的 Verilog設計的模擬 器。Super-FinSim的模擬器可以執行 Super-FinSim Verilog編譯器有一個快速和強大的能進行廣泛錯誤檢查和恢復的分 析器。此外，分析器能產生標明潛在設計錯誤的警告訊息原始碼，例如，交換一個 越界的數組元素。 -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= 站長安裝測試環境與安裝說明: -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= ‧測試環境 Windows XP Service Pack 2 繁體中文版、P4-2.8G 中央處理器 、512Mb 記憶體、NTSF 格式 80.0Gb 硬碟。 ‧見光碟 "安裝說明.txt" 檔案 -=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
